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HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計

深山正幸 [ほか] 著. -- 第2版. -- 共立出版, 2002. <BB00752864>
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深山正幸 [ほか] 著. -- 第2版. -- 共立出版, 2002. <BB00752864>
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No. 巻号 所蔵館 配置場所 資料ID 請求記号 状態 返却予定日 予約 WEB書棚
0001 本館 本館：３Ｆ一般書架 008241815 /549.7/F72h/2002 0件
No. 0001
巻号
所蔵館 本館
配置場所 本館：３Ｆ一般書架
資料ID 008241815
請求記号 /549.7/F72h/2002
状態
返却予定日
予約 0件
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書誌詳細

標題および責任表示 HDLによるVLSI設計 : VerilogHDLとVHDLによるCPU設計 / 深山正幸 [ほか] 著
HDL ニヨル VLSI セッケイ : Verilog HDL ト VHDL ニヨル CPU セッケイ
版事項 第2版
出版・頒布事項 東京 : 共立出版 , 2002.1
形態事項 x, 245p : 挿図 ; 24cm
巻号情報
ISBN 4320120272
注記 その他の著者: 北川章夫, 秋田純一, 鈴木正國
注記 参考図書: p[241]-242
学情ID BA5517252X
本文言語コード 日本語
著者標目リンク 深山, 正幸(1966-)||ミヤマ, マサユキ <AU00368772>
著者標目リンク 北川, 章夫(1961-)||キタガワ, アキオ <AU00368773>
著者標目リンク 秋田, 純一(1970-)||アキタ, ジュンイチ <AU00368774>
著者標目リンク 鈴木, 正國(1939-)||スズキ, マサクニ <AU00368775>
分類標目 電子工学 NDC8:549.7
分類標目 電子工学 NDC9:549.7
分類標目 科学技術 NDLC:ND386
件名標目等 集積回路||シュウセキカイロ
件名標目等 集積回路||シュウセキカイロ
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